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Sequential Adder & Multiplier with 7-Segment display

by TUW posted Apr 27, 2014 Views 2226 Likes 0 Replies 0
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작품 설명 두 개의 숫자의 합과 곱을 7-segment에 표시하는 논리 회로를 설계하는 텀프로젝트입니다.
주요 기능 * 2bit, 3bit Counter 설계
* Loadable Counter 설계
* 2bit-3bit Adder 및 Multiplier 설계
* 5bit 7-Segment Decoder 설계
제작 기간 약 일주일 (2008.6.18 ~ 6.25)
관련 분야 전자 공학
제작 동기 * 1학년(2008-1학기)에 수강했던 '디지털 논리설계' 교과목의 Team Project입니다.
* 팀원 : 김철훈, 이승준, 이 원, 전태민, 황근호
제작 소감 '디지털 논리설계'교과목에서 한 학기 동안 배웠던 내용들을 총망라하여 복습할 수 있었던 유익한 프로젝트였습니다. 조건에 맞는 논리회로를 설계하기 위해 Truth Table을 그리는 것에서 부터 시작하여 Karnaugh map 작성 및 최적화, 최종적으로 PLA 및 ROM을 활용하여 구현하는 단계까지 모두 실습할 수 있었습니다. 더불어, 같은 기능의 Counter를 여러 종류의 Flip-Flop으로 구현하는 방법에 대하여도 실습을 통해 깊이 이해할 수 있었습니다. 팀원이 5명으로 많았기 때문에, 5변수 카르노맵을 작성하고 최적화 하는 과정을 조금 더 수월하게 수행할 수 있었습니다.

Block Diagram.jpg
▲ (3p) System Block Diagram

Role Distribution.jpg
▲ (4p) 팀원 역할 분담

2bit Counter.jpg
▲ (5p) 2bit Counter 설계 및 구현

3bit Counter with Load.jpg
▲ (13p) Loadable 3bit Counter 구현

Karnaugh Map.jpg
▲ (26p) Karnaugh map 최적화 과정


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